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芯片 / 半导体
芯片设计工程师（苏州）(J10141)
盛科通信-U
1. 负责模块及子系统设计方案与文档撰写，确保设计满足产品规格； 2. 完成模块RTL编码及IP集成设计，负责模块综合与时序优化； 3. 跟踪后端时序与物理实现反馈，协同优化模块设计与代码； 4. 支持所负责模块的验证与硬件调试，协同验证团队定位问题并保障交付质量。
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1. 负责模块及子系统设计方案与文档撰写，确保设计满足产品规格； 2. 完成模块RTL编码及IP集成设计，负责模块综合与时序优化； 3. 跟踪后端时序与物理实现反馈，协同优化模块设计与代码； 4. 支持所负责模块的验证与硬件调试，协同验证团队定位问题并保障交付质量。
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1. 负责模块及子系统设计方案与文档撰写，确保设计满足产品规格； 2. 完成模块RTL编码及IP集成设计，负责模块综合与时序优化； 3. 跟踪后端时序与物理实现反馈，协同优化模块设计与代码； 4. 支持所负责模块的验证与硬件调试，协同验证团队定位问题并保障交付质量。
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1. 负责数字集成电路验证规划、测试平台搭建及验证执行，确保设计满足功能、性能及覆盖率要求； 2. 编写验证计划、测试用例及验证报告，分析并总结验证结果，确保验证的完整性与高效性； 3. 负责基于SystemVerilog、UVM等验证语言和方法学进行验证环境的开发与维护，协同设计团队识别验证难点并制定验证策略； 4. 跟踪并解决验证过程中发现的问题，协同设计团队优化方案并推动质量提升。
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1. 负责数字集成电路验证规划、测试平台搭建及验证执行，确保设计满足功能、性能及覆盖率要求； 2. 编写验证计划、测试用例及验证报告，分析并总结验证结果，确保验证的完整性与高效性； 3. 负责基于SystemVerilog、UVM等验证语言和方法学进行验证环境的开发与维护，协同设计团队识别验证难点并制定验证策略； 4. 跟踪并解决验证过程中发现的问题，协同设计团队优化方案并推动质量提升。
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1. 协同前端设计团队负责从RTL到GDSII的完整中后端实现流程，完成逻辑综合、布局布线及时钟树综合，确保物理实现质量； 2. 负责模块级或芯片级的物理验证、形式等价性验证、电源完整性分析及静态时序分析，确保各阶段交付满足标准； 3. 从芯片物理实现角度，系统性开展面积优化、功耗优化、时序优化，针对关键路径与复杂模块，制定并落地PPA优化方案；
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1. 协同前端设计团队负责从RTL到GDSII的完整中后端实现流程，完成逻辑综合、布局布线及时钟树综合，确保物理实现质量； 2. 负责模块级或芯片级的物理验证、形式等价性验证、电源完整性分析及静态时序分析，确保各阶段交付满足标准； 3. 从芯片物理实现角度，系统性开展面积优化、功耗优化、时序优化，针对关键路径与复杂模块，制定并落地PPA优化方案；
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1.参与芯片DFT方案设计，负责SCAN、MBIST、JTAG等结构的集成与验证，支持芯片可测试性设计； 2.负责DFT模式时序约束编写与优化，协同后端及STA团队完成时序收敛与签核； 3.协同前端、验证、后端及ATE测试团队，完成芯片流片、回片调试及量产测试，定位并解决测试失效问题； 4.负责DFT技术文档撰写，参与芯片故障分析与良率优化，持续改进DFT设计与测试方案。
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1.参与芯片DFT方案设计，负责SCAN、MBIST、JTAG等结构的集成与验证，支持芯片可测试性设计； 2.负责DFT模式时序约束编写与优化，协同后端及STA团队完成时序收敛与签核； 3.协同前端、验证、后端及ATE测试团队，完成芯片流片、回片调试及量产测试，定位并解决测试失效问题； 4.负责DFT技术文档撰写，参与芯片故障分析与良率优化，持续改进DFT设计与测试方案。
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1.负责自研网络芯片SDK与底层驱动的设计、开发及性能调优； 2.参与芯片架构定义与方案评审，负责 FPGA 验证及回片后的调试工作（Bring-up）； 3.利用大模型（LLM）与自动化脚本，实现测试用例自动生成、代码审查及 CI/CD 流程优化，提升交付质量。
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1. 参与自研芯片架构定义、方案预研，负责芯片仿真模型和SAI(交换芯片面向SONiC生态的API接口)开发； 2. 负责自研芯片在软件仿真平台、FPGA仿真平台及芯片工程样片平台各阶段的功能、性能测试； 3. 负责智算仿真组网，验证自研芯片在真实大模型应用场景的部署方案及性能。
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1. 负责网络芯片数据通路、以太网接口及应用方案的集成测试，主导功能、性能、场景及可靠性等维度验证，确保产品指标满足需求； 2. 结合IEEE/OCP/UEC/OIF 等行业标准，设计高覆盖率的测试方案与用例，执行测试闭环并输出质量评估报告； 3. 优化测试流程、策略与方法，开发并维护自动化测试平台、工具及脚本，提升测试效率与智能化水平； 4. 参与产品软件质量维护与版本管理，高效响应客户需求、闭环解决客户问题。
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1. 参与技术预研与芯片验证，跟踪行业标准及技术趋势，深入理解芯片接口架构，与芯片设计团队协作完成模块仿真验证工作； 2. 参与芯片接口驱动软件的设计、开发与交付，完成驱动架构设计、代码实现及调试优化； 3. 参与客户支持与产品优化，响应客户应用问题，输出解决方案并推动产品体验持续改进。
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1. 负责芯片产品推广、客户培训及技术交流，针对客户需求提供应用解决方案； 2. 响应并解决客户产品使用中遇到的技术问题，参与客户方案评审； 3. 收集客户反馈，联动研发部门推动问题闭环与产品优化。
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1. 负责Linux(Ubuntu、centos、rockylinux）服务器的日常运维与管理； 2. 负责zabbix、ansible、gitlab、jenkins等服务的运维； 3. 负责完善系统监控告警体系，推动运维自动化建设； 4. 负责处理公司研发用户使用中可能出现的问题； 5. 负责配合公司研发团队部署管理相关开发测试环境； 6. 完成部门安排的其他相关工作。
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1.负责Block级及系统级的完整物理设计工作，涵盖APR(自动布局布线)、PV(物理验证)、P1(电源完整性)、STA(静态时序分析)等全链路交付； 2.主导从Netist到GDSII的物理实现流程，确保各阶段交付质量符合流片标准。把控交付件质量，推动设计规则检查、时序收敛及物理验证的闭环； 3.针对高风险时序模块或复杂系统，主导模块或系统的PPA(Power,Performance,Area)优化与后端收敛； 4.具备大芯片时钟方案规划能力，主导时钟树综合(CTS)与时钟网络优化，对时钟树质量有深刻理解，能制定低抖动、低功耗的时钟策略；…
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1、与前端设计团队紧密协作，负责从RTL到GDSII的完整中后端实现流程； 2、主导逻辑综合、SDC约束开发、Floorplan规划、Placement布局、CTS 时钟树综合及Routing布线等关键环节，确保物理实现质量； 3、熟悉后端签核流程，负责模块级或芯片级的物理验证、形式等价性验证、电源完整性分析及静态时序分析，确保各阶段交付满足标准； 4、从芯片物理实现角度，系统性开展面积优化、功耗优化、时序优化；针对关键路径与复杂模块，制定并落地PPA优化方案； 5、熟悉Memory IP选型及Foundry 工艺库特性；…
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1.负责复杂IP block的DFT设计验证； 2.负责presta，配合PD进行sdc迭代； 3.负责TOP DFT设计和验证，制定全芯片DFT/ATE测试方案。
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1. 独立主导完成芯片复杂模块的从RTL到GDS完整flow； 2. 攻坚模块时序（Timing）、拥塞（Congestion）及设计规则检查（DRC）等关键问题； 3. 参与解决芯片级，专项问题，确保芯片物理实现符合设计规范与性能目标； 4. 深度参与 PD流程（flow）的搭建，优化与完善，协同制定并迭代相关 checklist。
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1.根据规格书或者协议标准，撰写模块设计方案和文档。 2.完成模块的RTL编码或者IP集成设计，对模块做综合和时序优化。 3.根据后端反馈改进模块设计。 4.支持模块的验证和硬件测试。
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1. 基于芯片规格分析芯片的电气参数可测试性，制定ATE测试的硬件方案，支撑ATE量产测试； 2. 负责ATE相关硬件开发和选型（BIB, LoadBoard, Probe Card，Socket，change kit），负责硬件设计、制造、验收的全流程把控； 3. 基于所选用的测试平台制定硬件板卡详细设计方案，对接外协厂商完成测试治tooling的开发和调试； 4. 主导可靠性测试板卡的硬件设计方案，了解可靠性测试原理，负责分析可靠性测试失效案例。
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1.负责公司芯片芯片封装和PCB的SI/PI仿真、结果优化以及Spec的定制； 2.参与公司芯片项目封装方案评估，包括FloorPlan排布/pinmap定义等； 3.参与芯片相关SI/PI测试； 4.行业新技术预研。
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1. 参与自研网络芯片驱动软件(SDK)的设计和开发。 2. 参与在研网络芯片的设计和验证工作。 3. 利用AI辅助完成SDK功能开发或测试。
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1. 根据设计文档提交验证计划，制定模块的验证方案，建立验证环境及验证框架，完成模块级和芯片级验证； 2. 负责验证用例的编写，执行功能/性能/异常测试，完成各种覆盖率的收集和分析； 3. 协助 FPGA/硬件加速器工程师和软件工程师完成 FPGA原型/硬件加速器测试； 4. 完成门级仿真和形式验证，确保芯片流片成功； 5. 开发高效率的脚本和优化流程来提升验证效率，负责验证环境和流程的开发和维护。
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1.负责模块级/芯片级物理实现，包括布图布局，时钟树设计和绕线，解决模块的时序，拥塞等后端实现问题。 2.负责模块级/芯片级签核检查，包括STA，EMIR和PV。 3.评估和优化芯片的面积，性能，功耗和物理可实现性。 4.开发和完善物理实现的环境和流程。
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1.负责基于CoWoS-R/L/S三种架构的封装布线设计，优化高速信号与电源分布。 2.与芯片、系统团队协同完成2.5D/3D封装整体方案的制定和评估。 3.主导RDL/Silicon interposer的设计包括微凸块、TSV，DTC 等关键互连区域的Layout设计与设计规则检查。 4. 分析先进工艺下电气性能瓶颈，提出改进方案等。
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1. 根据规格要求，完成模块级别的电路实现，时序分析及面积、时序和功耗的优化； 2. 根据规格要求，完成模块级别的可测性设计、验证和机台调试； 3. 根据规格要求，完成模块级别的布局布线、时序收敛和面积功耗优化。
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1. 参与自研交换芯片的产品需求和设计评审； 2. 负责自研交换芯片软件仿真器及配套SAI(Switch Abstraction Interface)的开发； 3. 负责自研交换芯片及其配套SDK的测试； 4. 参与自研交换芯片产品售前/售后应用方案的制定、验证及芯片客户支持工作。
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1.优化和维护DFT诊断-良率提升平台，负责ATE测试数据分析和Diagnosis； 2.配合产品工程团队进行低良分析，提供诊断向量，分析诊断结果； 3.根据诊断结果、测试条件、GDS、工艺数据等信息推论失效模型，完成失效分析样品选定； 4.协助PFA分析，确定失效根因，为工艺改进和设计优化提供数据支持； 5.参与制定芯片测试策略和测试流程，提升测试覆盖率，降低测试成本。
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1.根据芯片功能需求，独立评估解决方案，提供模块/子系统的架构设计及对应设计文档； 2.完成模块级的RTL编码和IP集成设计, 对模块做综合、时序优化和可测试性设计； 3.协助FPGA/硬件加速器工程师和软件工程师完成FPGA原型/硬件加速器测试及分析支持； 4.配合后端工程师完成布局布线。