RTL AI 整合工程师
兆易创新 北京 / 上海 / 合肥 工程智能部 5-10年 本科
芯片 / 半导体
核心职责 1、统一工作流建设 建立并维护公司级 RTL AI 标准工作流,定义阶段划分、阶段间接口、最低验证门坎与追溯要求,并保持模型、Prompt、Agent、知识库与 EDA 组件可替换;针对纯数字与数模混合两类设计的流程差异,区分公司共享段与团队客制段; 2、版本与发布管理 担任标准工作流的发布负责人,负责版本发布、变更评审与经验回收,确保各设计团队验证有效的改良能回流为公司标准; 3、路线图与跨团队需求管理 订定 RTL AI 路线图与阶段目标,搜集各产品线需求并排定优先序,区分共享需求与团队客制需求;主持定期技术交流会议,维护各产品线的对接窗口机制;…
任职要求 1. 电子工程、微电子、计算器或相关专业本科以上学历;5 年以上数字前端 RTL 设计或验证(DV)实战经验; 2. 熟练 SystemVerilog/Verilog,能读懂 lint、compile、simulate、synthesize 与 STA 各阶段报告;完整走过前端流程至时序签核(WNS/TNS
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